台湾专利TW201322031A 用於積體電路設計之方法

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本發明提供一種用於積體電路(IC)設計的系統。本發明提供一種結構性多重計劃晶圓(SMPW)，其包括複數個事先製造及事先確認的功能性區塊。該結構性多重計劃晶圓會被事先製造至一接觸層，以便讓使用者能夠客製化及程式化該結構性多重計劃晶圓的不同區塊，以符合使用者的需求。結構性多重計劃晶圓供應商都會保有許多結構性多重計劃晶圓清單，若該等結構性多重計劃晶圓中其中一者符合一使用者的所有積體電路設計需求或是可充當一使用者的積體電路設計製程中的一中間步驟(例如市場/概念確認或智慧財產確認)的話，那麼便提供該結構性多重計劃晶圓給該使用者。接著，該使用者便利用1至3個月非常短循環時間的高效率設計流程來直接進行製造。否則，該使用者便利用循環時間較長的正常設計流程來進行製造。
公开号:TW201322031A
申请号:TW101147226
申请日:2004-10-11
公开日:2013-06-01
发明作者:Behnam Malekkhosravi；Daniel J Woodard
申请人:Qualcomm Inc；
IPC主号:G06F30-00

专利说明:
用於積體電路設計之方法
本發明係關於積體電路(IC)設計及製造，明確地說，係關於一種新穎的設計平台，其可解決次微米與先進技術中所遭遇到的積體電路(IC)設計與製造問題。
隨著IC設計的進步，晶片的複雜度亦隨著提高且需要更高的效能。當業界朝向系統單晶片模式(SoC)發展時，便必須解決及消除不確定性問題，例如介面需求及類比區塊整合。在考慮IC設計流程時，公司所面對的兩項主要問題是成本與風險。成本
0.13 μm與90 nm技術的晶片設計與製造成本經預估分別為一千四百萬元及三千萬元之範圍。此成本規模讓許多剛起步的新公司，甚至已經建立數年的公司，無法開發0.13 μm以下技術的產品。和晶片設計與製造相關的成本因素包含，但不限制於：設計資源、智慧財產(IP)的獲取與開發、電子設計自動化(EDA)工具、製作光罩、製造、組裝、確認、以及驗證。風險
隨著業界系統單晶片(SOC)遷移而造成晶片複雜度提高，風險程度也會提高。下面所述的便係和開發先進的混合信號IC有關的部份風險因素。
上市時間。開發循環時間會隨著IC的複雜度而增長，從而將產品導入循環時間延遲18個月以上。
市場接受度。市場接受度係一項基本問題，而且僅有成功的晶片定位、低成本、以及短導入時間(上市時間)方可達成此目標。
智慧財產(IP)可用性。複雜的混合信號IC需要許多類比與數位IP組件。於大部份的情況中，並無法從相同來源處取得所有的必要的IP。基於需要各種程度的必要專門技術及視規劃需求而定，可能必須進行IP設計與開發。IC製造商、專門的製作公司以及製造廠開發出各種的製程技術(即低功率技術、高效能技術等)來解決客戶的需求，進而影響到橫跨所有製程的IP可用性。
IP品質。價格侵蝕、IP開發成本的下降壓力、無法確認整個系統以及對整個系統缺乏瞭解等已經造成嚴重的IP品質問題。複雜的類比區塊非常容易受到其週遭環境的影響，而且類比IP通常係在未瞭解其將被併入之環境的情況下所開發出來的。先進的技術和高速的信號會導致狹窄的設計容限值，而且由於確認時間與成本的關係，類比IP供應商並沒有方法可於終端使用者使用前來確認其IP。值得注意的係，並沒有任何的類比IP廠商被證實為一種成功的經營模式。
設計參數。於0.13 μm以下的技術中，漏電、雜訊容限值、低供應電壓、以及裝置不匹配性等已經產生一組新的設計參數，進一步地複雜化高效能類比電路的設計，從而使得必須更加強調矽驗證IP與系統確認的重要性。
確認。高效能IC之驗證與確認會因系統環境與複雜性而引入其它的風險因素。現在有許多的IP廠商皆被要求必須確認其矽IP。然而，此作法僅係該項問題的部份解答，因為確認會增長循環時間而且並無法完全解決各製程角落處的問題，而這些問題實際上將會轉移至產量上。再者，IP廠商確認混合信號IP時係在完全不同的環境中完成而且並不會排除許多風險因素。值得注意的係，確認複雜的IP區塊需要非常昂貴的基礎架構(特徵化實驗室)，但是大部份的IP廠商並未具有此類實驗室。
產量。於先進技術達到的成熟點以前，製程參數會不斷改變，而且視設計時間而定，可能會出現效能與產量等問題。整體IC產量係為個別整合IP產量、設計容限值、以及製造產量的乘積。目前為止，並沒有方法可分析既有IP區塊的產量。假使必須從多個來源處獲取IP的話，那麼便無法確保不同的IP可於不同的製造角落處提供一致的產量，進而於晶片階中造成嚴重的產量損失。
開發成本。開發成本會直接影響市場接受度與毛利率，進而會迫使成本結構與系統品質發生變化。
類比/數位整合。因為IP設計者並無法考慮到和晶片階整合有關的所有參數，也就是封裝、電晶體總數、電源雜訊等，所以，IC設計者必須對電路敏感性有相當的瞭解，方能整合該晶片的類比區塊與數位區塊。和晶片階段類比/數位整合有關的風險係數以及晶片階段與系統階段的IP區塊敏感性與相依性係許多成功的IC公司於內部開發類比IP的主因。
重新設計。重新設計會延長開發循環時間，從而延遲上市時間且提高成本，進而造成毛利率下降、市場接受度下滑、並且會有喪失潛在上市窗口的可能性。此現象強調首次矽設計成功而毋須重新設計的重要性。
由於有上述許多成本與風險係數的關係，所以，轉變至先進技術與SOC已經變成許多公司無法克服的屏障，並且成為業界的障礙。雖然已經有人開發出如下所討論的數種「聯合輔助(band aid)」的解決方案，不過，非常清楚的係，吾人還需要一種不同且創新的設計平台，以便能夠很輕易地轉變至先進的技術與SOC設計中。嘗試性解決方案
工程界曾經嘗試藉由建立標準體來解決該些問題，以便製造標準的規格平台與確認平台，並且降低採用的屏障以及改良整體系統品質。標準係跨越可解決不同瓶頸問題的不同技術而開發出來的。其範例包含輸入與輸出標準、記憶體控制器標準、平行式與序列式鏈路標準(例如USB、PCI、Infiniband、IEEE 802.11等)。
IC製造商已經採用大型製造廠的規則集組與元件效能來最小化先進技術中的製造變異性。其中一種範例為有許多獨立元件製造商(IDM)與專門製造公司皆採用TSMC(臺灣積體電路製造股份有限公司)設計規則作為標準。藉由合併製程之後，便可降低技術攜帶性的屏障，並且可透過合作將全部的能量集中在培植少數的技術上。有許多IC公司同時也會依照經合併的規則來開發自己的設計，以便允許有第二來源並且降低可能的製造問題與成本。
同樣地，亦有人開發出其它的設計概念來解決前述的風險與成本問題。該等如下文中所討論之先前提出的解決方式雖可解決某些方面的問題，但卻無法提供一種解決所有問題的平台。場可程式化閘陣列(FPGA)設計流程
場可程式化閘陣列(FPGA)係一種IC，其可於製造之後在該電場中進行程式化，以便實現特定的功能。可輕易地獲得不同組態與尺寸的FPGA。原理上，FPGA與可程式化唯讀記憶體(PROM)晶片類似，不過，FPGA具有更廣的潛在應用。
FPGA可提供一種節省成本的解決方式來進行概念確認，並且解決許多上市時間與IP可用性方面的問題。最近的FPGA則可提供先進技術的複雜IP區塊，並且降低和IP整合及品質有關的風險。不過，美中不足的係，FPGA的潛在使用性、效能、以及製造成本皆不佳。其潛在使用性係受限於剛性的FPGA結構以及其事先界定的IP區塊。由於FPGA的設計本質的關係，其效能非常有限，而且通常僅能適應降低頻率的範圍。相較於相同技術的客戶自有工具(COT)與特殊應用積體晶片(ASIC)流程(討論如下)，FPGA的效能則僅有1/5至1/3。過高的製造成本則使得中體積至高體積設計無法產生具有競爭性的產品平均價格。近年來，提高開發成本已經幫助許多FPGA公司，例如Xilinx、Altera等。還有更多的FPGA公司正在形成，以滿足市場需求。結構性陣列(SA)設計流程
結構性陣列的開發係為解決和FPGA有關的製造成本問題，並且降低FPGA與COT流程間的效能間隙。SA因為有較大產量，其成本通常低於FPGA。於一些情況下，相較於FPGA，結構性陣列可提供較大的閘數量、較佳的效能、以及較廣的IP選擇性。視該SA的界定而定，提供該些平台的公司比較容易成功。其中一個成功範例為LSI’s Rapid Chip。
不過，與FPGA相同的係，SA的剛性結構會降低其在產品使用的可能性。另外，SA的設計時間(通常為2-6個月)亦比FPGA的設計時間長(通常為1-3個月)。一般來說，SA並不會提供太多優於FPGA的額外優點，因此，並未成為業界普遍接受的對象。不過，隨著開發成本與效能問題佔有更重要地位，此情況則可能會發生改變。特殊應用積體晶片(ASIC)設計流程
重要的晶片製造商(例如IBM、TI、ST、Phillips等)皆會提供設計與製造服務。系統專門公司通常會提供特殊應用積體晶片(ASIC)的規格給該些ASIC供應商。ASIC供應商會根據該規格來供給成品。ASIC設計流程最近的推動力量很強，因為其可最小化與先進技術、必要知識與IP可用性有關的風險係數。和ASIC流程有關的主要問題為製造成本(僅有非常少數的製造商可以承擔)以及已完成之ASIC至COT流程的轉移能力(說明如下)。因此，ASIC設計流程主要係使用在製造成本為最小化風險之次要因素的地方，而且該設計係使用於不需要進行市場確認的系統中。客戶自有工具(COT)
COT係具有上市時間要求之高效能產品最常使用的設計流程。於一典型的COT流程中，系統專門公司會與單純的矽製造廠直接合作。COT流程通常意謂著該系統專門公司必須在實際的實施過程中採用自己的設計以及承擔相關的風險。理論上，該設計的最後GDSII呈現則已為進行矽製造與封裝做充分之準備。
COT流程已經顯示出可提供最高效能與最小的晶粒尺寸。相較於等效的ASIC，COT的資料路線通常可提高30-50%的效能並且縮小25-50%的晶粒尺寸。從IC規格開始，COT設計流程通常需要進行下面步驟：暫存器轉移層級編碼、合成、靜態時序分析、置放、以及繞線。最重要且為12-24個月典型設計循環時間的主要因素係，COT設計流程還需要進行下面步驟：IP設計、獲取、整合、以及階層規劃。
COT流程所提供的最大優點在於控制：晶片設計者可獨特地控制該製程並且決定自己的工具、流程等。晶片設計者可完全控制其時間表，並且可於製程中的任何階段處進行干涉，而不會造成嚴重的時間損失。相反地，於ASIC流程中，不同機構間必須交換資訊，且時序以及是否可進行此等干涉動作則必須受ASIC廠商的支配。一旦首次投資於該COT流程中之後，便可大幅地提高產量以及週轉次數。COT流程的另一項重要優點係，所有的設計經驗、IP以及知識皆為內部所擁有。
COT流程具高報酬亦具高風險。於COT流程中，晶片設計以及IP整合並無法如同ASIC流程中般地於首次修正的矽中便可正確運作。此情形讓系統專門公司曝露在巨大的財務與製造導入風險中。於大部份的情況中，為讓該矽正確運作，系統專門公司必須反覆進行1至3次的IC設計，從而會提高開發成本並且延遲製造導入時間。透過COT流程來開發IC的成本需要進行大量且昂貴的基礎架構投資。如此便需要更多的工具、人員、以及專門技術來管理末端至末端流程，同時亦需要廣泛的知識基礎。所以，COT流程的缺點包含必須獲取不同設計觀點的知識、獲取或開發必要的IP、進行風險與成本管理、以及概念與市場確認之支援不足，該些因素都會造成更高的風險並且可能會需要進行多次重新設計。
本發明提供一種新穎的設計平台，其可解決次微米與先進技術中所遭遇到的積體電路(IC)設計與製造問題。本發明可克服和先進技術有關的設計與製造成本及風險等問題，同時又可最小化設計與確認循環時間。
據此，本發明的其中一實施例便係用於積體電路(IC)設計的系統。該系統包括至少一結構性多重計劃晶圓(SMPW)，其係由複數個事先製造及事先確認的功能性區塊所組成的；以及包括一有效率的IC設計流程，其會併入該SMPW而且不具有任何的IP整合或階層規劃的需求。
本發明的另一實施例係使用於有效率積體電路(IC)設計製程中的組件架構。該組件架構包括以特定應用為目標的複數個子區塊。該架構會被事先製造至一接觸層，以便讓使用者能夠經由金屬化製程來客製化及程式化該等子區塊，以符合使用者的需求。於其中一種實現方式中，該等事先界定的子區塊係以可輕易界定的標準為基礎。
本發明的另一實施例係一種用於設計積體電路(IC)的方法。其會提供複數個結構性多重計劃晶圓(SMPW)。每個SMPW皆包括複數個事先製造及事先確認的功能性區塊。若該等複數個SMPW中其中一者符合IC設計者的需求的話，那麼該方法便係進行有效率的設計流程並且進行製造。或者，若該等複數個SMPW中其中一者可作為中間步驟的話，那麼便抽出該等可用的SMPW組件，以便使用於COT設計流程中。最後，若該等複數個SMPW中其中一者既不符合IC設計者的需求且不可作為中間步驟的話，那麼便從該等複數個SMPW中抽出任何可用的IP，以便使用於COT設計流程中。
本發明的另一實施例係一種提供積體電路設計輔助的方法。其會保有複數個結構性多重計劃晶圓(SMPW)的清單，其中每個SMPW皆包括複數個事先製造及事先確認的功能性區塊。該方法進一步包括判斷該SMPW清單中是否其中一者符合一使用者的所有IC設計需求或是可充當一使用者的IC設計製程中的某一中間步驟(例如市場/概念確認或IP確認)，若可以的話，那麼便提供該SMPW給該使用者。
本發明的各項實施例提供許多優於先前技術的優點。其中一項優點便係降低成本。因為SMPW可供多位使用者使用，互相分擔製造成本並且大幅地降低成本。另一項優點係可從相同來源處取得經過確認的IP，進而允許緊密地整合所有IP。另一項優點係緊密之市場與概念確認、生產以及降低風險。另一項優點係可由製造廠經常製造創新的SMPW，進而提高產量。另一項優點係可因為多位使用者廣泛使用與確認SMPW內之IP的關係，而達消弭風險的目的。另一項優點係具有組裝與封裝客製SMPW晶粒的彈性，進而符合不同的系統需求與成本結構(也就是，焊線、覆晶、球狀柵極陣列(BGA)等)。另一項優點係具有使用不同電子設計自動化(EDA)工具組的彈性。
熟悉本項技術的人士於檢視圖式以及詳細說明之後便將會明白本發明的其它系統、方法、特點、以及優點。本說明內的所有此等額外系統、方法、特點、以及優點皆涵蓋於本發明的範疇內，並且受到申請專利範圍的保護。
本發明提供一種創新的方式(即結構性多重計劃晶圓(SMPW))來解決複雜IC設計與製造相關的成本與風險問題。本發明的SMPW包括多個事先製造與事先確認的子區塊。每個子區塊皆係以達到某項特定應用、功能、或介面為目標。
目前，主要的製造專門公司均會提供多重計劃晶圓(MPW或梭)作為測試載具給其客戶群，以便於多位使用者間分擔製造成本，進而大幅地降低客戶製造成本。MPW或梭主要係供早期系統驗證使用或是作為降低風險的載具。相反地，本發明的SMPW則包括複數個事先界定的結構，該等結構會被事先製造至接觸層並且允許針對特定應用來進行客製化。相較於MPW，因為SMPW已經被事先製造至接觸層，所以其製造時間會大幅地縮短。
根據本發明之SMPW 100的其中一種實施方式係如圖1所示。SMPW 100包括以達到特定應用為目標的多個事先建立及事先驗證的子區塊或結構性陣列。就此而言，應該注意的係，圖1中所示的特殊子區塊僅係供作解釋目的，因此，根據本發明之SMPW亦可能會具有(或額外具有)不同於圖中所示之子區塊。
相位鎖定迴路子區塊102包括多個金屬可程式化相位鎖定迴路。該等相位鎖定迴路可提供100MHz至2GHz間的頻率範圍，以及下面各項應用：時脈增加、去偏斜、以及開展頻譜。
延遲鎖定迴路子區塊104包括多個主/從延遲鎖定迴路。該等延遲鎖定迴路可提供100MHz至2GHz間的頻率範圍，以及下面各項應用：提供介面時序。
輸入/輸出子區塊106包括金屬可程式化輸入/輸出元件，其係針對下面的應用與標準：低壓差動訊號傳輸(LVDS)、腳線串列終端邏輯(SSTL)、高速收發器邏輯(HSTL)、雙倍資料速率II(DDRII)、低壓電晶體電晶體邏輯(LVTTL)等。
大量閘(SOG)子區塊108具有大量的閘區塊，允許合成數百萬個閘。於其中一種實現方式中，SOG區塊108包括業界標準COT流程中可用的個標準單元庫。
記憶體區塊110可提供所需數量與形式的記憶體。於其中一種實現方式中，記憶體區塊110會附增暫存器檔案。
鏈路子區塊112提供高速的序列及/或平行鏈路。其範例包含Hypertransport、SDRAM、以及SPI4-2。
再次地，SMPW並不僅限於上面子區塊，如圖1中的額外功能性子區塊114所示。舉例來說，一SMPW可能包含微處理器核心以及用於實現匯流排功能的區塊。SMPW 100中所採用的特殊子區塊係取決於市場區段需求(也就是，消費性產品、無線產品等)。
結合相位鎖定迴路、延遲鎖定迴路、輸入/輸出元件、以及其它功能性區塊可讓終端使用者製造符合大範圍市場需求的特定應用IC，並不需要犧牲效能。與軟體IP公司合作有助於讓預定的功能區塊符合客戶需求，例如記憶體介面與控制器、處理器、實體層與連結層等。
SMPW 100會被事先製造至接觸層，以便讓終端使用者能夠經由金屬化製程來客製化及程式化該晶片的不同區段，以符合終端使用者的需求。如此便可最小化設計與製造循環時間，並且最小化光罩成本。若事先界定的SMPW符合某一使用者的全部需求，那麼便可逕行製造(圖2中的步驟206，討論如下)。若使用一SMPW作為概念或IP確認的中間步驟的話，那麼所有區塊便完全相等且可作為標準COT流程中的IP區塊(圖2中的步驟208與210，討論如下)。利用SMPW進行設計與重新設計的費用非常低，因為其僅需要部份處理步驟(金屬以上的步驟)，而且利用該特殊SMPW的客戶亦可分擔該成本。
經常會被忽略的其中一項明顯的終端使用者費用為封裝設計。根據本發明，每個SMPW可能均必須伴隨進行組裝選擇與封裝選擇。所以，其封裝非常具有彈性並且可依照系統需求與成本結構來進行。封裝選擇可能包含，但不受限於，焊線、覆晶、BGA、塑料、以及陶瓷材料。
圖2為根據本發明之IC設計方法200的流程圖。步驟202與204涉及IC界定與製程選擇。於步驟206中會判斷既有的SMPW是否符合某一使用者之IC的所有效能與特點集需求。若既有的SMPW確實符合需求的話，那麼該方法便可緊接地逕行SMPW/COT設計流程300並且實際製造該晶片，其細節如圖3所示。
若沒有任何既有的SMPW確實符合某一使用者的全部需求的話，那麼步驟208與210便會詢問既有的SMPW是否仍可當作概念/市場/IP確認的中間步驟。於步驟208中會判斷既有的SMPW是否可使用於概念或市場確認中。於步驟210中會判斷既有的SMPW是否可當作IP來源及/或低風險載具。若該些問題中任一者的答案為「是」的話，那麼該方法便會進入SMPW/COT設計流程300(圖3)，並且製造供概念/市場確認使用的樣本，或是當作IP來源。
本發明的主要優點係，當SMPW符合需求或是能夠充當市場/概念確認的中間步驟或是充當IP來源時，該(等)可用的SMPW組件便可使用於有效率的SMPW/COT設計流程中。該有效率的SMPW/COT設計流程300已如圖3所示。於步驟302中會根據圖2的流程200來選擇一SMPW。於步驟304、306、以及308中會分別實施RTL編碼、合成、以及靜態時序分析。
此時，本發明超越典型COT設計流程的一項非常重要差異為，本發明並不需要實施IP整合或階層規劃。IP已經被整合於該SMPW之中，而且理所當然地已經為該SMPW完成階層規劃。於一典型的COT設計流程(從IC規格開始，而非從SMPW開始)中，則除了必須實施RTL編碼、合成、以及靜態時序分析之外，尚得實施IP整合與階層規劃。基於此項理由，相較於典型COT設計流程12至24個月的設計流程時間，本發明的SMPW/COT設計流程時間可大幅地縮減為1至3個月。
若此時點判斷其規格不符的話(步驟310)，那麼便必須另外實施RTL編碼以及合成。否則，若符合規格的話，那麼該流程便可進入步驟312中，用以加入任何其它被選出的IP(經過SMPW持有者/製造廠事先確認)，然後便進入步驟314中，用以進行置放與繞線、整合、以及靜態與動態時序分析。再次地，必須判斷是否符合規格(步驟316中)。若符合的話，該流程便會於步驟318中進行資料準備(「交付」)以結束該流程，而該IC便已經可進行製造。若不符合的話，便必須另外實施RTL編碼(步驟304)以及正確位置最佳化(步驟320)，直到符合規格為止。
就圖3來說，應該注意的係，可於實施RTL編碼、合成、以及靜態時序分析(步驟304-308)之前進行邏輯性的IP選擇(步驟312)。還應該注意的係，合宜的設計工具可將合成、靜態時序分析、以及置放與繞線步驟結合成單一項實體合成步驟。
返回到圖2，若沒有任何既有的SMPW符合需求(步驟206)而且沒有任何既有的SMPW可當作概念/市場確認的中間步驟(步驟208)或是當作IP來源(步驟210)的話，那麼該客戶將必須遵循典型且冗長的COT設計流程來製造IC。不過，即使如此，仍可從SMPW製造商中抽出有用的IP。據此，於步驟400中，必須判斷是否可從製造廠或是該SMPW知識庫的其它持有者中抽出有用的IP。和IP抽出有關的步驟如圖4所示。於步驟402中，使用者會檢視該SMPW擁有者的IP資料內容。於步驟404中會選出有用的IP區塊，並且於步驟406中聯絡製造廠或SMPW/IP擁有者，進行矽確認、現成IP的移交。接著，使用者便可於典型的COT設計流程212中運用所抽出的IP，並且進行IC製造。
最後，應該注意的係，即使沒有任何既有的SMPW符合使用者的需求或是作為中間步驟，仍可為該使用者製造一個新的SMPW。接著，該新的SMPW便將會變成SMPW清單中的一部份，以供未來的使用者運用。
所以，該等SMPW可有效地應付多種市場需求：縮短上市時間、提供概念確認、降低風險與成本、最小化製造與產量問題、以及不需要取得IP且沒有品質問題。因為設計成本可分散於多位終端使用者之中，所以終端使用者僅需要花費全部設計之製造費用的一部份便可取得多個事先界定且事先製造的結構性陣列。取得該等多個功能性子區塊便不需要取得IP與進行確認。金屬可程式化能力允許有快速的週轉時間(上市時間)，並且可提供概念確認構件，同時亦可於開發循環中取得有利的開端。該終端使用者已經提早取得系統界定與設計的矽。對尋求籌措資金的終端使用者而言，本發明所提供之概念確認的加速途徑可能非常地重要。
重要的係，本發明還提供一項額外的優點：緊密地轉移至COT流程。和受限於個別工具流及程式化能力的每個FPGA/SA不同的係，因為某一使用者可能需要的所有子區塊均可於該SMPW上取得且標準的COT流程會支援，所以便會緊密地轉移至COT流程。所有的建構區塊皆很容易進行確認，從而可降低風險且避免進行昂貴的重新設計。緊密地轉移至COT流程可克服和FPGA/SA有關的缺點；解決大量生產的問題；最小化產量問題、生產風險、以及成本；並且可消弭類比/數位整合的問題。
本發明的設計平台針對類比IP世界提供一種完整的「隨插即用」概念，進而創造出新的成長途徑以及從未被開發的市場。本發明的重點係放在設計與製造上，而非IP。製造廠可保有SMPW(其會支援某項IP)的清單而不必依賴該IP的外部廠商，並且能夠解決任何製造問題，例如產量。因為製造商將保有且控制該等SMPW，所以，該製造商便能夠掌控制製程且確保有極高的品質、降低價格結構、並且消弭會影響IP品質與可靠度的價格侵蝕問題。本發明的設計平台可以解決和IC設計與製造有關的多項問題，並且將可整併離散的IC工業。
雖然本發明已經說明各項實施例，不過，熟悉本項技術的人士將會明白，本發明的範疇亦可能涵蓋更多的實施例與設計方式。
100‧‧‧結構性多重計劃晶圓
102‧‧‧相位鎖定迴路子區塊
104‧‧‧延遲鎖定迴路子區塊
106‧‧‧輸入/輸出子區塊
108‧‧‧大量閘子區塊
110‧‧‧記憶體子區塊
112‧‧‧鏈路子區塊
114‧‧‧額外功能性子區塊
圖式的組件並未依比例縮放，其重點係放在圖解本發明的原理。於該等圖式中，相同的元件符號係表示不同圖式中對應的部份。
圖1所示的係根據本發明之結構性多重計劃晶圓(SMPW)的區塊圖。
圖2所示的係根據本發明之IC設計方法的流程圖。
圖3所示的係根據本發明之多重計劃晶圓/客戶自有工具(SMPW/COT)設計方法的流程圖。
圖4所示的係根據本發明之智慧財產(IP)抽出方法的流程圖。
100‧‧‧結構性多重計劃晶圓
102‧‧‧相位鎖定迴路子區塊
104‧‧‧延遲鎖定迴路子區塊
106‧‧‧輸入/輸出子區塊
108‧‧‧大量閘子區塊
110‧‧‧記憶體子區塊
112‧‧‧鏈路子區塊
114‧‧‧額外功能性子區塊

权利要求:
Claims (2)
[1] 一種用於設計一積體電路(IC)的方法，包括：提供複數個結構性多重計劃晶圓(SMPW)，每個結構性多重計劃晶圓皆包括複數個事先製造及事先確認的功能性區塊，該等功能性區塊以達到特定應用為目標；若該等複數個結構性多重計劃晶圓中其中一者符合一積體電路設計者的需求的話，那麼便進行一有效率的設計流程並且進行製造；若該等複數個結構性多重計劃晶圓中其中一者可作為一中間步驟的話，那麼便抽出可用的結構性多重計劃晶圓組件，以便使用於一正常的客戶自用工具(COT)流程中；以及若該等複數個結構性多重計劃晶圓中其中一者既不符合一使用者的需求且不可作為一中間步驟的話，那麼便從該等複數個結構性多重計劃晶圓中抽出任何可用的智慧財產，以便使用於一正常的客戶自用工具流程中。
[2] 如申請專利範圍第1項之方法，其中該有效率的設計流程具有約為1至3個月之循環時間，而其中該正常的客戶自用工具設計流程具有約為12至24個月之循環時間。

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法律状态:
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优先权:

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